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此外,Furthermore, the critical path of the PIO core is at least 2x worse than that of the VexRiscv. The FPGA design easily closes timing at 100MHz with just the VexRiscv, but with the PIO core in place, it struggles to close timing at 50MHz.

最后,这一切的部分乐趣在于:在传统综片织机上改变穿经方式可能需要数小时、数天甚至数周,但使用这个综片织机模拟器控制TC/2,改变可以瞬间完成。实践中,使用这类编织草案极具生成性,正如Lea Albaugh所解释的,综片织机的二元逻辑本质上是矩阵乘法;不同交互层与最终织物之间的相互作用令人着迷,值得用一生去探索。

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